순차회로 설계 결과보고서

목차

1. 실험 목표

2. 실험 결과
1) 실험 1. JK F/F
(1) 소스 코드
(2) 테스트 벤치 코드
(3) Wave Form
2) 실험 2. 레지스터
(1) Schematic Design
(2) 테스트 벤치 코드
(3) Wave Form

3. 8비트 시프트 레지스터 VHDL 코딩
1) 소스 코드 - D F/F
2) 테스트 벤치 코드
3) Wave Form

4. 고찰

본문내용

1. 실험 목표
- 순차회로의 기본요소인 Latch와 Flip-Flop에 대하여 알아보고, 이를 응용한 레지스터의 작동 방식에 대해서도 이해를 한다.

2. 실험 결과
1) 실험 1. JK F/F
(1) 소스 코드
- 진리표를 참고하여서 rising edge의 clock이 걸릴 때마다 Q(t+1)이 출력되도록 설계하였다.
- J, K 값에 관계없이 preset(PR)을 누르면 출력은 항상 1이 되도록 설계하였다.
- J, K 값에 관계없이 clear(CLR)을 누르면 출력은 항상 0이 되도록 설계하였다.
- Q, Q_bar는 입력과 출력에 모두 활용되므로 multiple source 오류 방지를 위해 inout을 사용하였다.
(2) 테스트 벤치 코드
- PR 기능이 올바르게 작동하는지를 확인하기 위하여 100ns~150ns에서 PR에 1을 입력하였다.
- CLR 기능이 올바르게 작동하는지를 확인하기 위하여 200ns~250ns에서 CLR에 1을 입력하였다.
- clock 주기는 10ns로 설정하였다.

<중 략>

3. 8비트 시프트 레지스터 VHDL 코딩
(1) 소스 코드 - D F/F
- reset에 1이 입력되면 출력은 항상 0이고, rising edge의 clock에서 입력값을 그대로 출력시키는 D 플립플롭을 설계하였다.
- 8bit shift register를 구현하기 위해 D F/F을 component를 이용하여 불러내어 8개의 D F/F을 신호 Q를 이용하여 연결시켰다.
- 이론상 8bit shift register는 8개의 D F/F을 지난 후에 결과가 출력되므로 input이 입력된 후 rising edge의 clock이 8번 지나고나서 output이 출력될 것이다.
(2) 테스트 벤치 코드
- reset 기능이 올바르게 작동하는지를 확인하기 위하여 170ns~195ns에서 reset에 1을 입력하였다.
- shift register가 올바르게 작동하는지를 확인하기 위하여 input I에 50ns~250ns에 1을 입력하였다.

참고 자료

없음