논리회로실험 5주차 예비보고서

소개글

논리회로 실험보고서입니다. (참고그림 기재)실험을 통해 나온 결과값들을 보고 직접 경향성을 찾아 이론을 증명하고 분석하였습니다.
2013년도에 작성하여 최신 보고서임을 강조하고, 보드 사진 및 분석, 그리고 파형까지 모두 작성되어 있습니다. 보고서는 매우 알차게 구성 되어있으며 `분석 및 토의`를 각별히 신경써 작성하였습니다. 참고자료로 쓰기에 좋은 레포트로 판단됩니다.

목차

1. 목적
2. 기본 이론

본문내용

1. 목적
- Verilog HDL 에 대해 이해하고 기본적인 문법을 익힌다.
- 부울대수를 Verilog HDL의 형태로 표현하는 방법을 이해한다.
- Verilog HDL code로 QuartusⅡ를 이용하여 합성하고 Programming 하는 방법을 이해한다.
2. 기본 이론
1) Verilog HDL란?
 단순 논리 게이트나 플립플롭과 같은 기본적인 소자에서부터 제어회로, 통신용 모뎀, 마이크로프로세서 등에 이르기까지 디지털 시스템의 설계 및 검증에 사용되도록 계발된 하드웨어 기술 언어이다.
 소프트웨어 프로그래밍 언어와 다르게 하드웨어 설계에 적합한 언어 요소들을 가지며, 디지털 하드웨어를 여러 계층 레벨에서 표현하고 검증할 수 있다.
 HDL (Hardware Description Language)
하드웨어 기술 언어로서 VHDL과 Verilog HDL로 두 가지의 종류가 있다. HDL은 설계의 효율을 극대화함과 동시에 설계 기간을 단축, 검증 정확도를 향상시킨 언어이다. 디자인 재사용이 가능하며 회로 기능 변경이 용이하다.

참고 자료

없음