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[디시설] stop watch 코딩 전북대 vhdl quartus

*선*
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최초 등록일
2013.12.17
최종 저작일
2012.10
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소개글

전북대학교 디지털시스템설계
스탑워치 코딩과 주석 입니다.
참고하세요.

목차

없음

본문내용

// Clk_div
module clk_div (clk, out); // Colck 분주 모듈
input clk; // 입출력 변수 정의
output out;
reg [14:0] tempout;
always @(posedge clk) // Posetive Edge 발생시
tempout=tempout+1'b1;
assign out=tempout[14];
endmodule
// counter 10
module counter10(clk, rst, en, out, carry); // 숫자 0~9 Counter
input rst, clk, en; // 입출력 변수 및 와이어 정의
output [3:0] out;
output carry;
reg [3:0] out;
wire [3:0] out;
wire q9;
always @(posedge clk or negedge rst) // Posetive Edge이나 Negative Reset
begin
if (!rst) out <= 0; // Reset = 1이 되면 출력을 모두 0으로
else if (en) // 만약 en = 1이고
if (q9) out <=0; // q9 = 1 이면 출력은 0으로
else out <= out+1; // q9 = 1 이 아니면 출력은 1 증가
end

참고 자료

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