[논리회로실험]부울대수의 간소화

목차

1.실험 목적
2. 기본 이론

본문내용

1.실험 목적
- 부울대수를 verilog HDL의 형태로 표현하는 방법을 이해한다.
- verilog HDL code로 Quartus2를 이용하여 합성하고 Programming 하는 방법을 이해한다.

2. 기본 이론
Verilog HDL은 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어이다. 회로 설계, 검증, 구현등 여러 용도로 사용할 수 있다.

C언어와 비슷한 문법을 가져서 사용자들이 쉽게 접근할 수 있도록 만들어졌다. 'if'나 'while' 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷하다. 다만 C언어와 달리, 블록의 시작과 끝을 중괄호 기호 대신 begin과 end를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등 일반적인 프로그램과 다른 점도 많이 있다.

Verilog HDL의 특징

1. Verilog HDL은 배우기 쉽고 사용하기 쉬운 일반 목적 하드웨어 표현 언어이다. 그 문법은 C 프로그램 언어와 유사하기 때문에 C 프로그램에 경험이 있는 설계자라면Verilog HDL을 배우는데 별 어려움이 없을 것이다.
2. Verilog HDL은 하나의 동일한 회로 모델 안에서 서로 다른 추상화 수준을 섞어 사용 할 수 있게 허용한다. 그러므로 설계자는 스위치, 게이트, RTL 또는 행위 수준의 코드를 섞에서 하드웨어를 모델링 할 수 있다.

참고 자료

없음