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[전자회로실험] 연산 증폭기 단자들의 용도와 특성

등록일 2003.03.13 한글파일한글 (hwp) | 4페이지 | 가격 1,200원
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[전자회로실험] 연산 증폭기 단자들의 용도와 특성

목차

1. 목적
2. 이론
3. 방법
4. Pspice Simulation
5. 결과
6. 고찰

본문내용

1) 연산 증폭기 단자
연산 증폭기의 기본 회로는 왼쪽의 그림과 같다. 단자2는 반전 또는 마이너스(-)입력단자이고, 단자3이 비반전 또는 플러스(+) 입력단자이다. 그리고 6은 출력 단자이다. 연산 증폭기도 다른 증폭기들과 마찬 가지로 직류 전원을 필요로 하는데 단자4엔 마이너스 전압인 V-, 단자 7엔 플러스 전압인 V+을 접속시킨다. 이 외에 특수한 목전, 즉 오프셋 널링을 위한 단자들이 있는데 1과 5가 쓰인다.
2) 연산 증폭기 단자들의 특성
연산 증폭기를 이상적인 증폭기로 가정한 다음, 이들의 단자 특성을 등가 회로적으로 나타나면 왼쪽의 그림과 같다. 연산 증폭기는 자신의 플러스 입력 단자에 인가된 전압 v2와 마이너스 입력단자에 인가된 전압 v1의 차(즉, v2-v1 값)를 감지하고 이 값에 이득 A를 곱한 후, 그 결과의 전압 A(v2-v1)을 출력 단자에 나타나게 된다. 이상적인 연산 증폭기의 이득 A는 매우 크고 이상적으로는 무한대이다. 이상적인 연산 증폭기는 어떤 입력 전류도 끌어 들이지 못한다. 즉,단자 2와 단자3으로 들어오는 신호 전류는 모두 0이다. 바꿔 말하면,이상적인 연산 증폭기의 입력 임피던스는 무한대이다.
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