[디지탈공학] Max+, Synpli, Modelsim을 이용한 VHDL 시뮬레이션

등록일 2002.12.16 파일확장자압축파일 (zip) | 18페이지 | 가격 1,200원
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소개글

레포트용으로 파워포인트를 이용해 만들었습니다.
그림이 있어서 자세한 내용이 될껍니다 ^^*
ALU와 Full Adder에 대한 Vhdl 코드를
Max PLUs+, Synply, Modelsim을 이용하여
Fuction Simulation과 Timing Simulation을
실행하는 순서를 파워포인트로 만들었습니다.

목차

기초실습순서및개요
기초실습-I
실습-1 : Function Simulation
ModeltechTool
실습-2 : Logic Synthesis
SynplifyTool
실습-3 : FPGA Compiler
Max+PlusII Tool
실습-4 : Timing Simulation
ModeltechTool


실습-1 : Function Simulation
ModeltechTool
실습-2 : Logic Synthesis
SynplifyTool
실습-3 : FPGA Compiler
Max+PlusII Tool
실습-4 : Timing Simulation
ModeltechTool

본문내용

Design -> Load Design를수행하면다음과같은Window가나타난다. Loading에따른Window와각블럭에대한의미분석
Design을Load 한창에서 View -> Wave를수행하여Wave Window 표시
선택된Signal 창에서 View -> Selected in Region을수행 다양한형태의Signal 선택이가능함

Simulation Engine을사용하기위하여Test Bench VHDL 표현에대한Loading을수행하기위하여다음과같은명령어를사용한다.
Design -> Load Design를수행하면다음과같은Window가나타난다. Loading에따른Window와각블럭에대한의미분석
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