[논리회로] RS 및 D 플립플롭(Filp Flop)

목차

1. RS 플립플롭
2. 동기식 RS 플립플롭
3. D 플립플롭
예비문제
사용기기 및 부품

본문내용

실험 8
RS 및 D 플립플롭(Filp Flop)
1. RS 플립플롭
2개의 출력 Q, , 2개의 입력 Set, Reset를 갖고 한 게이트의 출력에서 다른 게이트의
입력으로 쌍으로 된 교차 접속선이 피드백 통로를 형성하고 있는 것을 RS 플립플롭 또는 RS
래치(latch)라고 부른다. NOR 게이트로 구성된 RS 플립플롭은 [그림 8-1]과 같으며, 진리
표는 <표8-1>과 같다.

2. 동기식 RS 플립플롭
[그림 8-1], [그림 8-2]와 같은 회로에서는 입력 R과 입력 S가 유효하게 되는 시간적 제한이 없는 비동기 상태이므로 [그림 8-3]과 같이 동기입력 CP=1일 때만 RS 플립플롭이 동작을 하고 CP=0일 때 S'=R'=1이 되어 Qn+1=Qn 즉, 출력이 그전 상태의 출력과 상태변확 없도록 한 RS 플립플롭을 동기식(Clocked) RS 플립플롭이라 한다.

참고 자료

없음