[Flowrian] 반가산기 (Half Adder)의 Verilog 설계 및 시뮬레이션 검증

소개글

반가산기 (Half Adder)는 2개의 입력에 대해 덧셈을 수행하는 모듈이다.
덧셈의 두 입력 신호를 단자 a, b 로 받아 합산 결과는 단자 sum 으로 출력하고
캐리는 단자 co 로 출력한다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

Flowrian / Verilog

본문내용

반가산기 (Half Adder)의 동작은 Verilog 언어가 제공하는 3가지 방식,
Dataflow, Behavior, Structure 관점에서 반가산기의 논리동작을 모델링한다.

Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

1. 반가산기의 사양
2. Dataflow 형식 반가산기의 Verilog 설계 및 검증
3. Behavior 형식 반가산기의 Verilog 설계 및 검증
4. Structure 형식 반가산기의 Verilog 설계 및 검증

참고 자료

없음

압축파일 내 파일목록

hadd_design_20111029.zip
hadd_v1_20111029.pdf