[전기회로]【A+】회로이론

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[시뮬레이션 조건]
① Analysis type: Time Domain(Transient)(시간영역의 과도기해석)
② Run to Time : 1000ns =2us
Trace/ADD Trace를 선택한 후 A1, B1, OUT을 순서대로 추가한다.
[실행결과]
OR Gate의 시뮬레이션 결과로 입력 신호 A1이 0이고 B1이 0 일 때, 출력 OUT의 결과는 0이 되며, 입력 신호 A1이 1이고 B1이 0 일 때, 출력 OUT의 결과는 1이 되며, 입력 신호 A1이 0이고 B1이 1 일 때, 출력 OUT의 결과는 1이 되며, 입력 신호A1 과 B1 모두가 1일 때, 출력 OUT의 결과는 1이 되는 것을 볼 수 있다. 즉 OR Gate는 입력 모두가 0일 경우에만 출력이 0이 된다.

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