VHDL 시계 설계

소개글

한국산업기술대학교 VHDL를 이용하여 시계 설계를 해보았습니다.

목차

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본문내용

♣ 2버튼 디지털 시계 설계
▶작동 방법 : 앞에서 했던 디지털 시계설계는 3개의 버튼으로 초, 분, 시를 설정할수 있었지만 이번에 설계하는 디지털 시계는 2버튼으로 설계를 해보았습니다. 간단하게 동작을 방법을 보면 key_1는 초, 분, 시 의 값을 설정할수 있는 키 이며, 즉 key_1을 눌러줄시 초를 설정할 수 있고 또 하나의 선택 키 버튼을 눌러줄시 분을 설정할 수 있습니다. 또한 하나의 key_2을 눌러줄시 초, 분, 시의 값을 증가할수 있도록 설정하였습니다. 즉 1초 클럭 발생기(Sec_gen)에서 전체 구간이 아닌 반구간 카운트 후 내부 Signal을 반전하여 출력하고 그 출력 sec_sig 가 2버튼 키 제어기의 sec 입력으로 들어가게 되었습니다. 또한 60진 카운터에서 발생된 캐리 값을 키 제어기의 min, hour 입력으로 넣어줘서 초에서 분 , 분에서 시 의 캐리 발생값을 각각 지정할 수가 있습니다. 또한 key_1로 키를 선택할수 있는 설정을 할 수 있고, key_2는 각각의 초, 분, 시 값을 증가 시켜주는데 이 증가된 값이 각각의 sec_1, min_1, hour_1로 출력되서 각각의 카운터의 클락으로 들어가서 각각의 카운터가 증가하게되는 원리입니다. 또한 각각의 카운터에서 발생한 시간들은 Fnd_Decoder의 4Bit BCD 입력을 FND 로 표시하기 위해 각각의 Data 값이 0 ~ 9 일 때 7비트의 2진수 값으로 표현하여 총 7개의 7-SEGMENT로 구성할 수가 있습니다. 또한 여기서 AND 게이트를 사용한 이유는 전에 3버튼 디지털 시계에서 말해 듯이, 12시 59분 59초에서 01시 00분 00초가 되는 순간에 시간이 튀는 것을 방지하게 위해서 사용하게 되었습니다.
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참고 자료

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