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[디지탈 시스템]vhdl 디지탈시계

등록일 2002.07.03 파워포인트파일MS 파워포인트 (ppt) | 22페이지 | 가격 900원
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디지탈시계 소스에요

목차

디지탈시계 소스입니다.

본문내용

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity MODE_GEN is
        port (CLK : in std_logic;
                 SW1 : in std_logic;
                 SW2 : in std_logic;
                 SET : in std_logic;
                 MODE1 : out std_logic_vector (1 downto 0);
                 MODE2 : out std_logic_vector (1 downto 0);
                 INCREASE : out std_logic);
end MODE_GEN;
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