[논리회로실험] 실험8. 전가산기와 전감산기 예비보고서

소개글

실험8. 전가산기와 전감산기 예비보고서

목차

1. 실험 목적
2. 기본 이론
3. 사용기기 및 부품
4. 실험과정

본문내용

1. 실험 목적
전가산과 전감산의 산술연산을 실행하는 회로의 설계법에 대해 공부한다.

2. 기본 이론
전가산기와 전감산기는 3비트를 더하거나 뺄 수 있는 논리 블록이다. 이들 논리 블록은 가산과 감산을 위한 논리식에 따라 직접 실행할 수 있지만, 이것이 이들 연산을 실행하는 최선의 방법은 아니다. 합 S와 차 D의 논리식은 기본적으로 부울대수를 이용하여 간소화 할 수는 없으나, 변형할 수는 있다. 이것을 실행하기 위한 한 방법은 같은 EOR회로를 이용하여 합 와 차 로 표시된다. 자리올림 와 자리내림 의 논리식은 서로 다르지만 카르노 맵에 의하여 간소화 할 수 있다. S와 의 완전한 가산은 두 개의 반가산기로 수행할 수 있고, D와 의 완전한 뺄셈은 두 개의 반감산기로 수행할 수 있다. 와 에 대한 논리 블록이 서로 다르기 때문에 다중 비트의 뺄셈은 산술 연산에 필요한 논리 블록의 수를 줄이기 위하여 보수(complement)덧셈으로 보통 수행한다.

3. 사용기기 및 부품
FPGA
Max+plus II program

4. 실험과정
각 실험에 대해 제시된 회로를 Altera MAX_ plus program을 이용하여 구현하고, FPGA를 이용하여 지정된 곳의 단자전압을 측정하고, 그 값을 토대로 표를 완성하시오.
1. 전가산기의 합과 전감산기의 차
X + Y + Ci 의 합 : S
X - Y - Bi 의 차 : D
(a) 부울 대수식에 의해 바로 연결한 논리

(a) 그림 8-5의 회로는 2비트 병렬 2진 가산기로서 숫자 X1X0 및 Y1Y0와 합 C01S1S0를 2진 수로 표시하였을 때, X1X0 + Y1Y0 = C01S1S0의 덧셈을 수행한다. 표 8-5E는 두 부분으로 되어있는데, 실험실 데이터에 대한 실험 데이터 부분과 실제의 2진수 덧셈에 대해 실험데 이타를 검사하기 위한 2진수 등가부분이 있다

참고 자료

없음