HDL설계과제

소개글

HDL설계과제

목차

1) 목표
2) 힌트
3) 입출력 설정
4) 본문 내용

본문내용

1) 목표 : 6 개의 seven segment decoder에 좌측으로부터 123456을 디스플레이시킨다.

2) 힌트 : 핀 p80으로부터 50MHz 클럭을 공급받아서 이것을 분주하여 1KHz 클럭으로 만
든다. 1부터 6까지 증가를 반복하는 카운터를 이용하여 1KHz의 주기로 seven
segement decoder를 1 번씩 켜주면 잔상효과에 의하여 전부 숫자에 불이 들어
오는 것처럼 보인다.

3) 입출력 설정
입력 : clk, reset
출력 : digit 6비트, segment 8비트

4) 본문 내용

entity ad is
Port ( clk : in STD_LOGIC;
reset : in STD_LOGIC;
digit : out STD_LOGIC_VECTOR (6 downto 1);
seg : out STD_LOGIC_VECTOR (7 downto 0));
end ad;

architecture Behavioral of ad is

signal clk_out : std_logic;
signal count : integer ;
signal bcd : integer;
signal tmp,rclk : std_logic;
component ibuf port (i:in std_logic; o:out std_logic); end component;
component bufg port (i:in std_logic; o:out std_logic); end component;

begin
u1 : ibuf port map (i=>clk,o=>tmp);
u2 : bufg port map (i=>tmp, o=>rclk);

참고 자료

없음