FET를 이용한 2단 증폭기 설계

소개글

이득 100배 인 증폭기입니다.
설계과정,결과,넷리스트,시뮬레이션 같이 있습니다.

목차

1. 실험 목표
2. 관련이론
3. 사용부품
4.시뮬레이션

본문내용

1. 실험 목표
- FET의 특성을 이용 2단 증폭기를 설계 하고 전압이득과 컷 오프 를 알아보자.

2. 관련이론

◎ J-FET

1.1 개념및 특징
J (Junction)FET는 Gate-Channel 간의 PN접합으로 이루어져 있는데 보통 Transistor가 다수 캐리어와 반대극성의 소수 캐리어를 갖고 있으므로 바이폴러라 하는데 반하여 FET에서는 다수캐리어만이 존재하므로
유니폴러 라고 한다.

-. 입력 임피던스가 높다.
-. 전류성 noise가 매우작다.
-. 혼변조 일그러짐이 거의 발생하지 않는다.
-. 고속 스위칭이 가능하다.

1.2 동작원리
n형 반도체의 양쪽 끝에 오옴접촉으로 전극을 접촉시켜 이들 사이에 전압을 걸면 전류가 흐르게 된다. 이때 흐르는 전류는 다수 케리어에 의해 운반되는 것이다. 한편 n형 반도체 막대의 양 옆면은 억셉터 원자로 강하게 도핑되어 있으며 n형 막대와 p-n접합을 이루고 있다.
다음 장의 그림에서 p+영역을 게이트라 하고 이것은 불순물 원자로 강하게 도핑되어 있으므로 공간전하층은 대부분 n형 반도체 안에 생기며, 공간전하층으로 덮이지 않은 부분을 통해서 전자가 이동하여 전류를 형성하게 되는데 이 부분을 채널이라고 한다.

2. Electrical Characteristics
2.1 게이트 스레스홀드 전압 (Vth)
-.Vth(문턱전압) 는 편의상 어느 작은 드레인 전류를 흘렸을 경우의 게이트-소스간의 바이어 스 전압으로 나타내고 있다. Power MOSFET가 컷오프되어 있을때 VGS(off), 어느 드레인 전류가 흐를때 VGS(on) 으로 VGS(off) < Vth < VGS(on) 이 성립한다.

2.2 드레인 소스간 ON저항 ( RDS(on) )
-.Bipolar TR의 Collector-Emitter간 포화전압 VCE(sat)에 대응하는 것으로 ON상태에서의 자기손실을 구한는 기준이 된다.

참고 자료

없음