Verilog 4bit ALU Design (4비트 ALU설계)

*효*

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최초 등록일: 2009.11.26
최종 저작일: 2009.10; 6페이지/ 한컴오피스; 가격 3,500원

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Verilog 4bit ALU Design (4비트 ALU설계)

본문내용

● 사양
◇ ALU 연산을 수행하는 회로로서 Register, Multiplexer, Shifter, 연산자 등으로 구성된다.
◇ 단자 clk는 Clock(클럭)이고, 단자 rst_n은 Reset(리셋) 신호이다.
◇ 단자 opcode는 각 모듈의 동작을 결정하는 제어신호들의 집합이다.
◇ 연산에 수행될 데이터는 단자 a 와 b 에 입력되고, 변형된 데이터는 단자 z 로 출력된다.
◇ ALU 회로의 구조는 아래 그림과 같다.

● Final Report
* What did you learn from this project?
-> verilog에 대해 더 잘 알게 되었고, alu의 기능과 구현에 대해서 더 깊이 생각해 볼 수 있는 뜻 깊은 시간이었다고 생각한다.

* What would you do differently at the next time?
-> 내부 library 함수를 사용하지 않고 세밀한 부분까지도 직접 Coding하고 Design해보는게 Programmer로서 발전하는데 기여할것 같다.

* Your advice to others doing such a project.
-> 많은 참고 도서 및 자료를 보기를 권유한다. 물론 교수님의 자문 및 학우들과의 토론도 매우 중요하다고 생각한다. ALU의 동작과정과 블록도를 머릿속에 생각하고 완벽히 이해하는것도 중요하지만 설계라는것이 한가지 방법으로만 하는게 아니기 때문에 많은 생각과 시도를 해보는것이 좋다고 생각한다.

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