[VHDL] Entity, Architecture, VHDL, Process문

목차

1.Entity
2.Architecture
3.VHDL
4.Process문

본문내용

1. Entity
설계 모듈의 이름과 interface를 기술한다. 이것은 스케메틱에 기초한 전통적 설계 방식에서 symbol이 제공하는 정보와 일치한다.
Entity 선언부는 사용자가 설계하고자 하는 시스템의 외적 연결을 담당하는 부분이다. 엔티티의 이름, 포트의 이름, 포트의 모드, 포트의 자료형을 정의한다. 회로의 내부적인 구조나 연결 등을 고려할 필요가 없으며 여기서 정의한 것을 통해 다음의 Architecture Body에서 내부적 동작을 여러 가지 방법으로 표현할 수 있다. 다시말해 외부와의 통신을 위한 입출력 선을 정의하는 것을 Entity 선언이라고 한다.
앞서 설명했듯이 엔터티 선언(entity declaration)은 설계 회로의 입출력과 모듈의 외부 인터페이스를 정의한다. 하나의 회로에는 하나의 엔터티 선언만이 존재하는 반면에 표현하는 방법에 따라서 여러 개의 아키텍처 몸체가 존재할 수 있다. 지난 연재에서 설명했듯이 기본적으로 몸체 내부에서는 절차적 모델링과 구조적 모델링이 가능하다.

-- 엔터티 선언문의 형식
entity 엔터티_이름 is
[generic (범용문_표시자);]
[port (포트_리스트);]
{선언문}
{ begin(문장) }
end [엔터티_이름];

엔터티의 입출력을 정의함에 있어 VHDL에서 사용할 수 있는 신호의 종류는 총 다섯 가지가 있다. 아래그림에서와 같이 나타난 신호의 흐름은 다음과 같다.

참고 자료

없음