논리 회로 VHDL 프로젝트 (가산기, 반가산기, 전가산기 소스코드, 사진, 파형, 캡쳐 모두 게재)

소개글

논리 회로 VHDL 프로젝트 입니다.

가산기, 반가산기, 전가산기에 대한 프로젝트 로서

1. 이론설명

2. VHDL 기본 설명

3. 반가산기. 전가산기, 가산기 소스코드 (직접 올려 놓았습니다. 갖다 붙여 넣기만 하면 돌아감)

4.테스트 백터

5.프로파일 성공 사진

6.결과 파형 사진

7.고찰로 구성되어 있습니다.

목차

시뮬레이션>
가산기(adder)
반가산기(Half adder)
전가산기(Full adder)

본문내용

가산기(adder)

디지털 컴퓨터들은 다양한 정보처리 작업을 수행한다. 그 때 여러 가지 산술연산을 만나게 되는데, 그 중 가장 기본적인 산술연산은 두 비트의 덧셈연산이다. 이러한 간단한 덧셈은 4가지 기본 연산들로 구성된다. 즉, 0 + 0 = 0, 0 + 1 = 1, 1 + 0 = 1, 1 + 1 = 10. 처음 3개의 연산은 한 디지트로 된 합을 산출한다. 피가수와 가수가 둘 다 1일 때 그 합은 2개의 디지트로 구성된다. 이 때, 두 디지트 중 앞의 디지트를 캐리(carry:자리올림수)라 한다. 피가수와 가수가 여러 개의 디지트로 구성되어 있을 때 바로 전의 두 디지트의 합에 의해 생성된 캐리는 현재의 두 디지트에 덧붙여져 3개의 디지트가 더해지게 된다. 이와 같이 세 비트의 덧셈을 수행하는 조합 회로를 전가산기(full adder: FA)라 하고, 캐리를 고려하지 않고 두 비트만을 더하는 조합 회로를 반가산기(half adder: HA)라 한다. 2개의 반가산기를 사용하여 전가산기를 제작할 수 있다.

반가산기(Half adder)

반가산기는 2개의 2진 입력과 2개의 2진 출력으로 구성한다. 입력들은 피가수와 가수를 나타내며 출력들은 합과 캐리를 산출한다. 두 입력을 x와 y라 하고, 출력을 S(sum:합)와 C(carry:캐리)라고 할 때, 반가산기의 진리표는 아래와 같다.

전가산기(Full adder)

전가산기는 3개의 입력 비트들의 합을 계산하는 조합회로이므로 3개의 입력과 2개의 출력으로 구성한다. x와 y를 가수와 피가수를 나타내는 두 입력 비트라고 하고, z를 세 번째 입력 변수로 바로 전 위치의 비트 덧셈으로부터 넘어온 캐리입력(carry input)이라 하자. 3개의 비트를 더할 때 합은 0부터 3까지 나올 수 있고, 2와 3을 2진수로 표시하는 데 2개의 디지트가 요구되므로 2개의 출력이 필요하다. 두 출력 중 합은 S로, 캐리는 C로 표시한다. 3개의 입력 비트의 합을 계산하여 나온 앞의 디지트는 캐리출력(carry output) C가 되며, 뒤의 디지트는 합 S가 된다. 이 때, 전가산기의 진리표는 다음과 같다.

참고 자료

없음