연산증폭기, 반전 연산증폭기, 비반전 연산증폭기

소개글

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연산증폭기, 반전 연산증폭기, 비반전 연산증폭기 내용 정리 및 시뮬레이션 입니다.

시뮬레이션 회로 및 결과를 포함하였습니다.

목차

1. 실험 목적
2. 실험 이론 정리
3. 실험기구
4. 시뮬레이션 내용 및 결과
5. 참 고 사 항 (주의사항과 소자의 스펙)

본문내용

1. 실험 목적
n 연산 증폭기의 이득에 영향을 미치는 부궤한 루프의 영향을 실험적으로 이해한다.
n 반전 증폭기와 비 반전 증폭기의 사용을 익힌다.

연산 증폭기
신호의 관점에서 볼 때, 연산 증폭기는 세 개의 단자를 가지고 있다. 즉, 두 개의 입력 단자와 하나의 출력 단자를 가지고 있다. 위의 그림에서 보면 2번과 3번이 입력단자이고, 6번은 출력단자이다. 증폭기가 동작하기 위해서는 직류 전원을 필요로 한다. 대부분의 IC연산증폭기는 두 개의 직류 전력 공급기를 필요로 한다. 4번과 7번이 연산증폭기 패키지 밖으로 나와 있고, 이들은 각각 플러스 전압인 V+와 마이너스 전압인 V-에 접속된다. 이러한 세 개의 신호 단자와 두 개의 전력 공급단자 외에 연산 증폭기에는 특수한 목적의 다른 단자들이 있다. 1번과 5번 단자가 그것인데 이 단자들 중에는 주파수 보상을 위한 단자와 오프셋 널링을 위한 단자로 쓰이게 된다. 이러한 오프셋은 제조 과정상의 Zero Position의 오차를 보상하기 위하여 사용된다.
연산 증폭기는 자신의 두 입력 단자에 인가된 전압 신호의 차(v2-v1)을 감지하고 이 값에 이득 A를 곱한후 그 결과 전압 A(v2-v1)를 출력단자 6에 나타내도록 고안되어져 있다. 여기서 단자 전압이란 단자와 접지 사이의 전압을 의미한다. 이상적인 연산 증폭기는 어떤 입력 전류도 끌어들이지 못한다. 즉 단자2와 단자3으로 들어오는 신호 전류는 모두 0이다. 바꿔 말하면 이상적인 연산 증폭기의 입력 임피던스는 무한대이다.

참고 자료

없음