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pspice를 이용한 선형 연산 증폭기 회로

저작시기 2007.01 |등록일 2007.05.26 한글파일한글 (hwp) | 11페이지 | 가격 1,000원
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예비_결과 레포트
-기초전자회로실험 인터비젼 BOYLESTAD, NASHELSKY 공저 의 28장 실험
(1) 반전증폭기[28-5]
(2)비반전증폭기[28-7]
(3) 단위 이득 폴로워 [28-9]
(4) 가산증폭기

목차

(1) 반전증폭기[28-5]
(2)비반전증폭기[28-7]
(3) 단위 이득 폴로워 [28-9]
(4) 가산증폭기
각각을 pspice 회로로 구성하여 시뮬레이션 하였고
실제 실험 값과 비교 .분석 하였음

본문내용

(1) 반전증폭기
uA 741 을 이용하여 반전 증폭기의 전압이득을 측정하는 실험이였다.
공식 5배 증폭되는 것이었는데 1V를 인가 했을때 4.965V가 나왔다. 거의 5배 증폭된 것을 알 수 있었다. 하지만 이건 반전증폭기이기 때문에 입력과는 반전된 형태의 파형을 볼 수 있었다.

(2) 비반전 증폭기
이 실험은 비반전증폭기를 설계하면 증폭률을 측정하는 실험이었다.
공식대로 거의 6배 증폭되어 나왔다. 그러나 비반전이기 때문에 파형의 형태는 입력과 같은 형태로 나오고 진폭만 6배 증폭된 것을 볼 수 있었다.

(3) 단위 이득 폴로워.
단위 이득 폴로워는 출력이 입력을 따라간다.(follow)라는 의미이다.
입력과 출력이 거의 비슷한 값이 나왔다.
실제로는 좀 더 작게 나와야 한다. 1V이면 0.99V 정도로.. 그러나 우리는 1.1배 증폭되었다. 이는 실험상에서의 여러 가지 오차요인 때문으로 생각된다.
단위 이득 폴로워는 입력과 출력을 같게 하기 위해 쓰인다. 이유는 부하효과를 막기 위해 쓰인다고 배웠다.
폴로워를 버퍼라고도 하는 데, 이는 회로를 안정화 시킬 때 사용하기 때문에 붙여진 이름이다.

(4) 가산기
반전증폭기를 이용하여 가산기를 설계하고 출력전압을 알아보는 실험이였다.
2개의 입력이 각각 증폭되어 더해진 출력이 나왔다.
V1은 1배 증폭되어 1V 그대로 V2는 5배 증폭되어 5V가 나와 1+5=6V가 나왔다.
그러나 실제론 6.16V 가 나왔다. 역시 실험조건에서의 오차인 듯하다.
두 번째 실험에서는 V1과 V2 둘 다 1배 증폭된 실험이였는데 이 때는 1V+1V =2V가 더해 진 것을 관찰 할 수 있었다.

참고 자료

전자회로실험
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