[공학]실험 8. CMOS-TTL interface

저작시기 2006.11 |등록일 2006.12.20 한글파일한글 (hwp) | 5페이지 | 가격 1,000원
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소개글

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목차

목적
원리
실험 방법
예비 보고서

본문내용

목적 ;
1. CMOS의 동작 상태를 이해한다.
2. CMOS와 TTL의 interfacing 방법에 대하여 이해한다.

원리 ;
1)CMOS의 원리
CMOS는 동일한 실리콘 웨이퍼 위에 n-channel, p-channel device가 동시에 만들어질 수 있는 장점을 가지고 있다.
기본회로는 inverter로서 아래 그림에 있는 바와 같이 p-channel FET와 n-channel FET로 구성된다. VDD는 3~18[V] 사이이고, low level은 0[V] high level은 VDD이다.
CMOS inverter의 동작원리를 이해하기 위하여 MOSFET의 특성을 정리해 보면
1> n-channel MOS는 gate-source 전압이 (+)일 때 전도된다.
2> p-channel MOS는 gate-source 전압이 (-)일 때 전도된다.
3> nMOS는 gate-source 전압이 0[V], pMOS는 gate-source 전압이 5[V]일 때 off 된다.
CMOS inverter에서는 입력이 low가 되면 두 개의 FET gate 전압이 low가 되는 상태이다. 이것은 p-channel FET의 source에 대하여서는 gate 입력이 -VDD이고, n-channel FET의 source에 대해서는 gate 입력이 0V이므로, p-channel FET는 on되고, n-channel FET는 off 되므로 출력이 high가 된다.
반대로, 입력이 high가 되면 p-channel FET는 off되고, n-channel FET가 on되므로 출력은 low가 된다. 여기서 알 수 있는 바와 같이 두 개의 FET중 하나는 항상 off가 되므로 CMOS Vdd-Gnd사이에 연속적으로 전류가 흐르지 않으므로 소비전력이 적은 장점도 있다. 이외에도 CMOS회로의 장점으로는 잡음여유도가 큰점, 소자의 크기가 적어 실장밀도가 높고, 공급전압의 폭이 넓은 점등이다.
NAND 게이트회로는, 두 개의 입력이 모두 high이면 p-channel FET는 off되고, n-channel FET는 on되어 출력은 low 상태가 된다. 반면에 입력 중 어느 하나가 low가 되면 그 입력에 연결된 n-channel FET는 off되고, p-channel FET는 on되어 출력은 high 상태가 된다.
NOR 게이트 회로로 두 개의 입력이 모두 low이면 p-channel FET는 on, n-channel FET는 off 되어 출력은 high 상태가 되고, 입력 중에 어느 하나가 high가 되면 그 입력에 연결된 p-channel FET는 off 되고, n-channel FET는 on되어 출력은 low가 된다.
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