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[asic] vhdl을 이용한 전가산기 설계

*상*
최초 등록일
2004.05.03
최종 저작일
2004.05
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목차

1. 실험이론
2. VHDL code와 파형
3. 검토

본문내용

1. 실험이론

전가산기란?
전가산기는 3개의 입력비트의 합을 계산하는 조합회로이며, 3개의 입력과 2개의 출력으로 구성된다. A와 B로 표시된 두개의 입력변수는 더해 질 현재 위치의 두 비트이며, C_in으로 표시된 세 번째 입력변수는 바로 이전 위치로부터 올라온 캐리이다. 3개의 비트를 더할 때 합은 0부터 3까지 나올 수 있고, 2와 3을 2진수로 표시하는데 2개의 출력이 필요하다. 2개의 출력 중 합에 대해서는 S_out, 캐리에 대해서는 C_out라는 기호로 표시한다.

참고 자료

없음
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