[ASIC] 경희대학교 ASIC 설계 및 실험 모든 보고서

소개글

경희대학교 에이직 설계 및 실험의 모든 소스 코드와 보고서가 담겨 있습니다.

목차

전가산기를 이용한 2bit 전가산기
Adder와 Decoder를 사용한 복합로직 설계
인코더를 사용한 BCD 회로 구성
Parity Bit Generator / Parity Bit Checker
ALU(Arithmetic Logic Unit) 설계
Sequential Logic: Flip-flop(실험보고서)
실험 보고서 Counte

본문내용

9/25일 전가산기를 이용한 2bit 전가산기

1. 이론
2비트 전가산기는 2개의 1비트 전가산기로 구성될 수 있으며, 1비트 전가산기는 2개의 반가산기와 OR 게이트로 구성될 수 있다. 따라서 구조적인 프로그래밍 방법으로 2bit 전가산기를 설계한다면, 데이터 플로우 또는 비헤이비얼 방법으로 회로를 구성하는 것보다 효율적으로 회로를 설계할 수 있다.

2. VHDL Code

*OR게이트의 Code

library IEEE;
use IEEE.std_logic_1164.all;

entity OR2 is
port (
A: in STD_LOGIC;
B: in STD_LOGIC;
O: out STD_LOGIC
);
end OR2;

--}} End of automatically maintained section

architecture Dataflow_Description of OR2 is
begin
O <= A or B;
end Dataflow_Description;

* Half Adder의 Code
library IEEE;
use IEEE.std_logic_1164.all;

참고 자료

없음

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ASIC 06/8주차 ASIC 보고서.hwp
ASIC 06/ASIC06.bmp
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ASIC 07/DownAsyncCounter.bmp
ASIC 07/DownSyncCounter.bmp
ASIC 07/UpAsyncCounter.bmp
ASIC 07/UpSyncCounter.bmp
ASIC01/ASIC 01.hwp
ASIC01/ASIC01.vsd
ASIC01/FullAdder.bmp
ASIC01/FullAdder2Bit.bmp
ASIC01/Half Adder.bmp
ASIC01/Half Adder.JPG
ASIC01/OR.bmp
ASIC01/Thumbs.db
ASIC02/AdderAndDecoder.bmp
ASIC02/ASIC 02.hwp
ASIC02/ASIC02_02.vsd
ASIC02/ASIC02_1.vsd
ASIC02/Decoder.bmp
ASIC02/FullAdder3Bit.bmp
ASIC02/Thumbs.db
ASIC02/실습1009.pdf
ASIC03/ASIC03.hwp
ASIC03/Asic03.txt
ASIC03/ASIC03_03.bmp
ASIC03/ASIC03_1.bmp
ASIC03/ASIC03_2.bmp
ASIC04/ASIC04.hwp
ASIC04/ASIC_04_01.bmp
ASIC04/ASIC_04_02.bmp
ASIC04/ASIC_04_03.bmp
ASIC05/ASIC05.bmp
ASIC05/ASIC05.hwp

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