[회로이론] 4bit+CLG 가감산기

등록일 2003.11.03 한글 (hwp) | 8페이지 | 가격 500원

목차

1. 문제설명
(1) 반가산기
(2) 전가산기
(3) 감산기

2. 문제해결
(1) 가감산기 전체 논리회로

3. 결과
(1) 입력값
(2) 출력값
(3) don't care

4. 분석
(1) 0ns∼10ns구간
(2) 10ns∼20ns구간

5. 결론

6. 참고문헌 및 인터넷 싸이트

본문내용

1. 문제설명
가감산기를 설명하기 전에 가산기 전반적인 것을 설명하고 싶다. 가산기에는 반가산기(H.A : half adder)와 전가산기(F.A : full adder)가 있다.(4분 가산기라 부르는 배타적 OR 게이트도 있지만, 설명에서 빼고 해결하려는 문제와 관련이 부족하기 때문에 빼기로 결정했다.)

(1)반가산기
반가산기는 두 개의 2진수 A와 B에 대하여 합(sum)과 자리올림수(carry)를 얻는 논리회로를 반가산기(Half Adder)라 한다. 그림 1에서는 두 입력 A와 B에 대한 합(s)와 자리올림수(C)에 대한 표시기호와 논리회로를 나타내고 있다. 반가산기에 대한 논리식을 쓰면
로써 된다.

<표1> 반가산기 진리표

(2) 전가산기
전가산기는 두 개의 2진수에서 최소유효자리(LSB)의 가산은 반가산기로써 실행할 수 있으나 n-bit의 2진수를 합할 경우 아래자리에서 올라온 자리올림수(Cn-1)까지 합하여 가산을 행하여야 하므로 An+Bn+Cn-1 와 같이 최소한 3-bit의 입력을 합하여 그 합과 자리올림수를 발생하는 회로를 전가산기라 한다. 그림 1은 전가산기의 논리회로와 진리표를 보여준다. 전가산기의 입력을 An, Bn, Cn-1로 하고 출력의 합 Sn, 자리올림수를 Cn이라 한다.

참고 자료

DIGITAL DESIGN <M.MORRIS MANO>

논리회로 설계 <이한출판사> p126~p131

디지털 논리회로 <이한출판사> p188~p190

디지틀 회로의 원리와 응용 <光文閣> p152~p153

http://203.234.73.2/bbs/data/lect/1050391680/DiGichap4.ppt

http://yddj.hihome.com/반감산기.hwp


http://yddj.hihome.com/전가산기.hwp
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