[디지털시스템설계] 디지털시스템설계

등록일 2003.10.10 MS 파워포인트 (ppt) | 15페이지 | 가격 1,000원

목차

1.Simple process
2. Shift-and- add Multiplier
3. Module 10-BCD => 7-Segment output

본문내용

Load 연산에서 Rx ← Data는 외부 Data입력의 데이터가 버스를 거쳐 어떤 레지스터 Rx로, 여기서 Rx는 R0부터 R3 까지가 될 수 있다. 이것은 전송된다는 것을 의미한다. Move연산은 레지스터 Ry에 저장된 데이터를 레지스터 Rx로 보가한다. 표에서 [Rx]와 같은 사각 괄호는 레지스터의 내용을 조회한다.

버스를 통한 단 하나의 전송이 요구되므로 Load와 Move연산은 완결되는데 단 하나의 클럭주기가 필요하다. Add와 Sub연산은 세 개의 단계를 필요로 한다. 첫 번째 단계에서 Rx의 내용이 버스를 통하여 레지스터 A로 전송된다. 그리고 나서 다음 단계에서 Ry의 내용이 버스에 배열된다. 가산기/감산기 모듈은 요구되는 기능을 수행하며, 결과는 레지스터 G에 저장된다. 마지막으로 세번째 단계에서 G의 내용은 Rx로 전송된다.
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