회로의 저항과 전류,전압의 상관관계 실험 결과보고서

목차

1. 실험 과정 및 결과분석
1) 저항의 합성
2) 전압/전류 분배법칙
3) KVL/KCL 법칙

2. 실험 분석

3. 실험 결론

본문내용

실험 분석

첫 번째 실험으로는 저항의 합성에 관련된 실험을 진행하였다. 실험은 직렬회로와 병렬회로에 연결된 저항의 전체 저항의 합성에 관한 실험이었고, 그 실험값에 대하여 이론값과 비슷한 결과를 얻을 수 있었다. 직렬회로의 저항의 합성은 각 저항의 저항 값의 합이 전체 저항 값이 되어야 하지만 을 구해봤을 때, 실험값은 4,876.77이고, 이론값은 약 5666.4이다. 이러한 차이가 나게 되는 것은 2주차 실험을 진행하였을 때에 디지털 멀티미터의 내부저항에 의한 차이라고도 볼 수 있고, 또한 입력 전압에 따라서 R=V/I 값이 점점 이론값에 가까워지는 경향을 띄는데 이에 따라 더 큰 전압을 회로에 걸어주게 되면 보다 정확한 전체 저항값을 구할 수 있을 것이라 판단하였다. 병렬회로의 저항의 합성은 저항의 역의 합의 역임을 알 수 있는데, 직렬 회로와 달리 그 결과 값이 이론값과 거의 일치하는 것을 확인할 수 있었다.

참고 자료

없음