[VHDL] VHDL 자판기 설계

등록일 2003.06.28 압축파일 (zip) | 50페이지 | 가격 10,000원

*해당 문서는 미리보기가 지원되지 않습니다.

소개글

회로의 구성후 완전 동작 하였던 것 이므로 소스에 다른 이상은 없습니다.
제안서나 설명서가 필요 하시면 연락 주시면 보내 드립니다.

컴파일 실행환경

없음

본문내용

본문은 없고 자판기 설계한 소스 입니다.
기능은 10원 50원 100원 500원 입력
그리고 150원 200원 차 판매
반환버튼 으로 인한 각 동전별 순차적 반환
반환시 동전이 반환 되는 것을 세그먼트와 led로 표현
차 판매시 해당 차에 led표시 가 주 기능이며
구조상 최대 4단계로 설계 되어 있습니다.
클럭은 1MHz를 주며 직접 제작하여 완전 동작하여 A+을
받은 소스 입니다.
특이사항은 동전 계산 부분을 5진수와 2진수를 합하여 10 진수를 구현 하여 따로의 더셈이나 뺄샘 구분을 빼고 카운트로 처리 했다는 점 입니다.
그리고 회로 구성은 리포트 파일 작성후에
7세그먼트 4개, 버튼 10개, led 8개 연결이며 세그먼트는 공통 단자가 Vcc이고 버튼은 Vcc입력으로 구상 하고 led는 Vcc출력을 기준으로 설계하면 됩니다.
그리고 저희 조가 사용한 칩은
에이센스사 EF1k30QC208-3 을 사용하였 습니다.

압축파일내 파일목록

term_10.sym
term_adder.sym
term_back_b.sym
term_de1s.sym
term_de3s.sym
term_key_in.sym
term_money_in.sym
term_money_out.sym
term_seg.sym
term_segment.sym
...

참고 자료

참고 자료는 없고 완전 개인이 독자적으로 짠 소스 입니다.
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