디지털 시스템 실험 Latch & Flip-Flop 예비보고서

목차

1. 실험제목
2. 실험목표
3. 배경지식
4. 실험방법

본문내용

실험제목
Latch & Flip-Flop

실험목표
1. SR Latch를 설계한다.
2. SR Latch를 이용하여 D-Type Positive-Edge-Triggered Flip-Flop을 설계한다.
3. D Flip-Flop을 이용하여 Negative-Edge-Triggered JK Flip-Flop을 설계한다.
4. Negative-Edge-Triggered JK Flip-Flop을 이용하여 BCD Ripple Counter를 설계한다.

배경지식
1. Latch 회로
Latch 회로는 입력 신호에 의해서 출력이 변화를 갖는 회로로 기억 회로의 일종이다.
1.1 SR Latch 회로
S는 set을 의미하고 R은 reset을 의미한다.
입력이 변화되면 게이트의 지연시간 이후에 변화된 입력에 대한 출력이 결정되는 비동기식 회로이다. Latch의 단점은 clock의 피드백을 받다 보면 원하지 않는 값을 출력할 수 도 있다는 것이다.

참고 자료

없음