VHDL 디지털 시계(소스,시뮬레이션,설명)

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최초 등록일: 2014.12.18
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clok div
Generic 을 이용하여 n을 99로 정의한다
입력 : clkin
출력 : clkout
Clkin에 의해서 clkout값이 영향 받음
Clock의 분주를 나누기 위해서 clock의 발생 수를 샌다. 그 발생수를 새는 것을 count로 정의해준다.
Positive edge에서 count가 되야함.
Count가 50일 경우 clock을 1, 50~100까지는 0을로 만든다. Count가 100이 되면 0으로 만들어 주기적으로 clock이 발생하도록 한다.

Dclk_2v
입력 : reset, control, mode, clk
출력 : a, b, c, d, e, f(4bit)
출력을 위해 신호선 정의
Reset, control, clk, mode 의 기능들에 따라 출력이 변하므로 process문을 사용한다.

Control과 mode의 기능적인 면을 if문을 통해 positive edge 경우로 조건을 준다.

참고 자료

없음

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