VHDL스탑와치 설계
- 최초 등록일
- 2014.12.01
- 최종 저작일
- 2013.10
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목차
1. Project 설명
2. Stop Watch Logic
3. DEO 설정
4. Stop Watch 소스분석
본문내용
Ⅰ. 10조는…
프로젝트 목표
일상 생활에서 흔히 쓰이는 Stop_Watch의 기본기능을 Altera 및 DEO 보드로 구현하고자 한다
팀원 역할분담
① 윤성환 – 소스구현 및 분석, 보드동작
② 홍진호 – 소스구현 및 분석
③ 황대희 – 보드 동작 test 및 보고서 작성
<중 략>
Ⅲ. Stop Watch 소스분석
Stop Watch
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all; --STD_LOGIC_VECTOR에 대한 comparision 기능
entity stop_watch is
port( clk, clear, start_stop : in std_logic;
dec10, dec6 : out std_logic_vector(7 downto 0));
end stop_watch;
architecture sample of stop_watch is
function dis_seg(cnt : integer range 0 to 15) return std_logic_vector is
variable seg_decode : std_logic_vector(7 downto 0);
참고 자료
없음