아주대 논리회로실험 실험결과3 가산기와 감산기(Adder & Subtractor)

소개글

아주대 논리회로실험 최연익교수님 A+받은 레포트입니다.
한번도 배포된적 없는 100% 창작 자료입니다.
가산기와 감산기(Adder & Subtractor)결과보고서 관련 레포트입니다.
많은 도움 되시길 바랍니다.

목차

1. 실험 결과 분석
1) 실험 1 : 예비보고서에서 구상한 반가산기를 구성하고 그 결과를 확인하라.
2) 실험 2 : 반가산기를 이용하여 전가산기를 구성하고 그 결과를 확인하라.
3) 실험 3 : 7486, 7400을 이용하여 반감산기를 구성하라.
4) 실험 4 : 예비보고서 문제 5에서 구한 전감산기를 구성하여 동작 결과를 확인하라.
5) 실험 5 : 2-bit parallel adder와 2-bit serial adder를 구성한 뒤 각각의 입력에 대한 출력을 측정하 고 결과 값을 확인하라.
6) 시뮬레이션 , 코멘트

2. 토의 및 고찰

본문내용

► Coment : 이번 실험은 실험1 에서 구성해본 반가산기 두 개를 이용하여 전가산기를 구성해보는 실험 이었다. 첫 번째단의 출력을 나누어 줌으로써 반가산기의 sum 과 carry 한 비트씩 계산된 데이터를 가지고 Z라는 3번째 Input을 두 번째단의 반가산기를 통해 3-Input 상태의 합을 계산할 수 있는 3-Input adder 회로를 구성할 수 있었다. 또한 앞에서와 같이 S는 최하 자리의 합의 나머지를 나타낸 다. 그리고 C는 자리 올림을 나타낸다고 볼 수 있다. 결국 3개의 입력단 모두에 1을 넣는다면(1+1+1) S는 1, C는 1의 결과를 얻게 되는 것이다.

<중 략>

먼저 실험1 에서는 7486,7408 두 개의 소자를 이용하여 반가산기를 직접 구성하여 이론상의 결과대로 작동을 하는지 알아보는 실험이었다. 이론상으로 반가산기의 결과는 합 S=X⊕Y, 캐리 C=X∙Y 라는 Boolean 방정식을 얻을 수 있었고 실제 우리가 구성한 회로에서도 이론과 정확히 일치하는 결과를 얻을 수 있었다.
그리고 실험2 에서는 반가산기를 이용하여 세 비트의 덧셈을 수행하는 조합 회로 전가산기를 직접 구성하여 이론상의 결과대로 작동하는지 알아보는 실험이었다. 실험에서 반가산기 2개를 연결해 전가산기를 구성할 수 있었고 이는 결국 2비트인 반가산기보다 한비트 많은 3비트의 합을 계산할 수 있게되는 결과를 얻었다. 이 실험 역시 결과값이 이론값과 정확히 일치하여 만족할 만한 결과를 얻을 수 있었다.
그리고 실험3은 반감산기를 구성하는 실험인데 소자를 7486,7400 두 개로만 제한해 회로를 구성해야만 하는 실험이 었다. 처음에 이 실험의 시뮬레이션을 돌리려 했을때 잠시 당황했었지만 AND GATE인 7400의 입력단을 묶어 사용하면 NOT GATE의 역할을 한다는 사실을 깨닫고 만족할만한 회로 디자인을 할 수 있었다. 결과적으로 가산기와는 다른 동작을 하는 반감산기의 원리와 회로구성을 실험전 예비보고서를 쓰면서 공부해서 본 실험에서는 막힘없이 실험이 진행됬고 역시 이론상의 값과 실험의 결과값이 정확히 일치함을 확인할 수 있었다.

참고 자료

없음