디지털실험 13예비 비동기 계수기

목차

1. 실험 목적
2. 실험 원리
3. 예비보고서 문제
4. 실험 준비물
5. 실험 방법

본문내용

실험 목적
1. 비동식식 카운터의 구조와 동작을 이해한다.
2. 임의의 mod를 갖는 카운터의 설계 방법을 익힌다.
실험 원리
카운터는 단순히 입력펄스의 숫자를 계수하는 데 사용될 뿐만 아니라 주파수 분주, 시간측정, 주파수 또는 주기측정 및 공정의 제어 등 그 응용분야가 대단히 넓은 회로이다. 플립플롭의 구동방식에 따라 비동기식(asynchronous) 계수기와 동기식(synchronous) 계수기로 나뉜다. 이들은 각각 직렬 카운터와 병렬 카운터라고도 한다. 동기식 계수기는 장치를 구성하고 있는 모든 플립플롭이 하나의 공통된 클럭신호에 의해 구동되는 장치를 의미하며, 모든 플립플롭이 같은 시간에 자기 각자의 입력을 보고, 그에 따라 자기 상태를 바뀐다.
이에 반해 비동기식 카운터는 첫단의 플립플롭에 클럭신호가 인가되어, 이 첫 단 플립플롭의 출력이 다음 단의 플립플롭을 트리거 시키도록 되어 있는 회로를 말하며, 클럭의 영향이 물결처럼 후단으로 파급된다는 뜻에서 ripple counter라고도 한다. 동기식 계수기에 비해 간단히 만들 수 있는 장점이 있으나, 각 플립플롭의 전파 지연시간은 종속 접속된 플립플롭의 수만큼 누적되어 최종단의 출력에 나타나므로 계수속도가 느린 단점이 있다. 한편 동기식 카운터에서는 모든 플립플롭에 클럭신호가 병렬로 동시에 인가되기 때문에 계수속도가 빠른 장점이 있으나 비동기식 카운터에 비하여 복잡하다는 단점이 있다.

<중 략>

c는 b 이전값에 의해 결정된다. 이전값이 0이었으므로 c는 0이 된다.
즉 101다음의 출력은 000이고 이것은 mod 6카운터의 동작이다. 책은 틀렸다.
3. 그림의회로를 구성하고 CLR을 LOW에서 HIGH로 하고, CLK를 10전 인가하여 출력 상태를 기록하고, timing diagram을 작성하라.
실험 4의 회로이다. 출력 b와 d를 anad로 받아 클리어를 동작시키는 것으로 보아 1010이 출력?瑛 때 출력을 0000으로 리셋시킨다. 이전 실험과 같이 다음 플리플롭의 입력으로 Q대신 Q`를 줬다.

참고 자료

없음