[전자계열 (VHDL)] STOP WATCH (VHDL)

등록일 2003.06.26 압축파일 (zip) | 8페이지 | 가격 1,500원

소개글

시뮬단계까지 작업.. 하드웨어 디버깅은 하지 않았으며
스톱워치의 시간 간격은 실시간과 틀림..

목차

전체 소스
- 7개 BLOCK
- 1개 TOP 부분

레포트
- 각 BLOCK 설명
- 시뮬레이션 그림 첨부

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본문내용

- Key Check
• clock과 reset을 제외하고 외부에서 들어오는 모든 신호( start, hour_up, hour_down, min_up, min_down )를 이 블록을 거치게 함
• 5~10 clock이 한번의 입력이 되게 하고 10 clock 이상이 들어왔을 시에는 10 clock 단위마다 한번의 입력으로 받아들여지게 설계
ex> 27 clock => 5 clock, 15 clock, 25 clock => 3번의 입력
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  • VHDL 6페이지
    . VHDL의 연산자 구분 ? 종류 우선순위 논리 연산자 (logical ... 1. VHDL이란 -VHDL이란 VHSIC Hardware ... Description Language의 약자로 반도체 회로 설계용 언어 -VHDL
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