[회로실험] 패리티 발생기와 패리티 검사기

등록일 2003.06.09 한글 (hwp) | 4페이지 | 가격 1,000원

소개글

패리티 발생기와 패리티 검사기

목차

1. 실험목적
2. 패리티 체크란?
3. 패리티 발생기, 패리티 검사기
4. chip manual

본문내용

1. 실험목적
(1) 패리티 발생기(Parity Generator)와 패리티 검사기(Parity checker)의 제약조건과 쓰임, 동작을 설명할 수 있다.
(2) 홀수나 짝수 패리티(Even or Odd Parity)를 가진 2진수를 확인할 수 있다.
(3) 실험을 통하여 주어진 2진수로서 회로를 구성할 수 있다.

2. 관련이론
(1) 패리티 체크란?
① 패리티 체크(parity check)란 전달하는 정보가 바르게 송·수신되고 있는가의 여부를
체크하는 방식의 하나로서 정보 비트에 체크용의 1비트를 부가하여 실행한다. 예를 들
면 7비트의 데이터 정보가 있을 때, 이것을 1비트를 부가하여 8비트로 해서 정보를 전
송한다. 이 1비트를 패리티 비트(parity bit)라 한다.
② 홀수 패리티(odd parity) & 짝수 패리티(even parity)
- 7q비트의 정보의 1이 짝수개이면 패리티 비트를 1로 함으로써 정보 전체의 1의 비
트를 홀수 개로 하여 전송하는 방식을 홀수 패리티라 하고, 정보 전체의 비트를 짝수개
로 하여 전송하는 방식을 짝수 패리티라 한다. 수신측에서는 이 비트수를 조사하여 홀
수 패리티 방식일 때에 1이 짝수 개이면 수신된 정보는 오류(error)라는 것을 판정하는
것이다.
(2) 패리티 발생기 & 패리티 검사기
- 디지털 시스템에서 여러 개의 비트로 구성된 2진수의 신호들이 전송되는 과정에서 외
부 잡음, 전압의 불안정 등에 의해 신호 내용에 변화가 생겨 0이 1로 또는 1이 0으로
바뀌는 경우가 발생할 수 있다.
전송 도중에 발생할 수 있는 1비트의 오류를 탐지하고 정정하기 위한 방법으로 송신
측에서는 자료 비트에 1개의 패리티 비트를 첨가하여 송신한다.
이러한 패리티 비트를 생성해 내는 회로를 패리티 발생기(Parity Generator)라고 하고,
수신측에서 패리티를 검사하는 회로를 패리티 검사기(Parity Checker)라고 한다.
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