DIGITAL FIR FILTER의 ASIC구현

목차

제Ⅰ장 서론

제Ⅱ장 디지털 필터의 설계
2.1. Filter Specification 결정
2.2. Filter Coefficient Calculation

제Ⅲ장 Veliog을 이용한 FILTER 구현
3.1. Multiplier
3.2. CAS 설계
3.3 Register Cell

제Ⅳ장 시뮬레이션 결과
4.1. FIR 필터의 Hierarchy structure
4.2. FIRT 필터의 응답특성

제Ⅴ장 결론

참고문헌

본문내용

제Ⅲ장 Veliog을 이용한 FILTER 구현

처음 논문을 구상하고 실제 Filte를 구현하고자 했을 때는 Filter의 차수도 현재보다 높았고 Verilog로의 구현도 behavior한 형태로 구현하려고 하였지만, simulation툴을 Maxplus2에서 synthesis하는데 너무 많이 시간이 걸려서 전체적인 필터의 스펙을 낮추었고 하드웨어의 구현도 synthesis의 속도를 높이기 위해 모두 gate level로 구현하였다.
필터의 구현에 필요한 세부 block으로는 입력값과 계수값의 곱에 필요한 Multiplier, Delay에 필요한 Flip flop, 그리고 전체 출력을 내기 위한 Adder가 필요하다. 본 논문에서는 Filter의 처리 속도 향상을 위해서 Radix_4 Multiplier와 CSA(carry save adder)을 사용하였다.

3.1. Multiplier
필터에서 속도를 결정하는 것은 1차적으로 필터의 차수라고 할수 있다. 이것은 필터의 차수에 의해 Multiplier와 Adder의 개수가 결정되기 때문이다. 그러나 이에 못지 않게 중요한 것은 어떠한 Multiplier을 사용하는가에 따라 필터의 속도가 결정된다. 본 논문에선 일반적으로 고속회로에 많이 쓰이는 Radix4 Multiplier을 16bit로 구현하였다.

참고 자료

참고 문헌

[1] Vinay K, Ingle. John G. Proakis "Digital Signal Processing using Matlab" 1999 by prentice-Hall
[2] Irael Koren, "Computer Arithmetic Algorithms", 1993 by Prentice-Hall
[3] Neil H. E. Weste and Kamran Eshraghian "Principles of CMOS VLSI Design" second edition by Addison Wesley
[4] John G. Proakis, Dimitris G. Manolakis "Digital Signal Processing"