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7주차 결과 보고서 FSM(Finite State Machine)

*명*
최초 등록일
2014.03.26
최종 저작일
2013.10
6페이지/한글파일 한컴오피스
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목차

1. Source code_#1
2. Result (결과 파형)
3. Discussion

본문내용

Library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity FSM is -- 설계의 입출력 선언
port( clk : in std_logic;
reset : in std_logic;
coin_in : in std_logic;
coffee_sel : in std_logic;
coffee_serve : in std_logic;
state_out : out std_logic_vector(1 downto 0));
-- state_out은 state에 따른 output 값을 출력한다. 여기에서 우리는 3개
의 state를 가지기 때문에 2bit vector을 선언하면 모든 state에 따른
output 값을 나타낼 수 있다. end FSM;

<중 략>

초기화 되었다가 40ns에서 '1'이 되어 여기부터 회로가 작동한다. 80ns에서 coin_in='1'이 되어, N_state가 'ST0'에서 'ST1'으로 천이된다. 이 후 상승 Edge Trigger에 맞추어 90ns에 N_state가 C_state로 할당되어, C_state값이 'ST1'로 천이된다. 이에 따라 state_out도 '01'이 출력된다. 다음에 140ns에서 coffee_sel='1'이 되어 N_state가 'ST1'에서 'ST2'으로 천이된다. 100ns에 N_state가 C_state로 할당되어, C_state값이 'ST2'로 천이되고, state_out은 "10"이 출력된다.

참고 자료

없음
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판매자 유형Bronze개인

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