[디지털 공학] 64비트 CLA

등록일 2003.06.03 한글 (hwp) | 4페이지 | 가격 1,000원

소개글

소스가 아니라 회로로 만든 설계도라 할 수 있습니다.

목차

없음

본문내용

예를 들어 이진 병렬 가산기의 경우 상위 비트들의 덧셈은 아랫자리로부터의 캐리가 입력되어야 제대로 계산되므로 병렬 가산기의 올바른 최종 결과를 얻는데 걸리는 시간은 캐리가 병렬 가산기를 지나가는데 걸리는 시간이다. 따라서 캐리 전파 지연 시간이 두 수의 덧셈 회로를 구현할 때 속도 제한 요소가 된다. 이 속도 제한 요소를 해결하기 위해 필요한 것이 좀더 빠른 게이트 사용(실제로는 제한 속도를 갖는다.)이나 CLA 사용이다.
CLA 즉, 캐리 예측 에더를 사용함으로써 우리는 회로 구현에 있어서의 속도 제한 요소를 줄일 수 있는 것이다.
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