[논리회로] 교통신호 제어기의 모델링

등록일 2003.05.28 한글 (hwp) | 7페이지 | 가격 1,500원

소개글

synopsys툴을 이용한 회로 설계 구현

목차

1. 하나의 process문을 두 개의 process문으로 나누어 표현하라.
2. 각각의 STATE 조건문의 'start<=0'를 생략해도 결과는 똑같은가?=>똑같다.
3. TLC-Timer 모델링
4. TOP-TCL 모델링

본문내용

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_misc.all;
use IEEE.std_logic_components.all;
use work.tlc_pack.all;

PACKAGE TLC_Pack IS
type COLOR is array (1 downto 0) of std_logic;
type STATE is array (1 downto 0) of std_logic;
constant long_duration : integer :=60;
constant short_duration : integer:=30;
constant GL : COLOR :="00";
constant YL : COLOR :="01";
constant RL : COLOR :="10";
constant UL : COLOR :="11";
constant HG : STATE :="00";
constant HY : STATE :="01";
constant FG : STATE :="10";
constant FY : STATE :="11";
end TLC_Pack;
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