논리회로실험) 부울대수의 간소화(2) 예비보고서

목차

1. 실험 목적
2. 기본 실험 이론
1) Verilog HDL 이란 ??
2) Verilog HDL 사용 특징

본문내용

1. 실험 목적

- 부울대수를 Verilog HDL의 형태로 표현하는 방법을 이해한다.
- Verilog HDL code로 Quartus II를 이용하여 합성하고 Programming 하는 방법을 이해 한다.

2. 기본 실험 이론

1) Verilog HDL 이란 ??
- Verilog Hardware Description Language ( 하드웨어 기술 언어 )
- 전자회로에 대한 구성과 설계, 동작 구현과 그 검증에 용도가 있다.
- C언어와 비교적 비슷한 문법이 많아서 쉽게 접근 가능하다.
- 시간에 대한 개념이 포함되었다.
ex) # 값
- 시스템 기능 연산자를 사용할 수 있다.

2) Verilog HDL 사용 특징
- 대문자와 소문자를 구분하며 예약어는 소문자를 사용한다.
- 문장의 마지막은 ( ; )을 사용한다.
- 블록의 시작은 begin , 블록의 끝은 end를 사용한다.
- 여러 개의 이름을 사용할 경우 ( , ) 붙인다.
ex) input A, B, C, D ;

참고 자료

없음