[디시설] 14bit Shift Reg & Counter 전북대 vhdl quartus

소개글

전북대학교 디지털시스템설계
14 비트 카운터와 키트 코딩입니다.
참고하세요.

목차

1. 클럭 발생 모듈
2. 14bit 카운트 모듈
3. Block Diagram Design
4. Downloading 후 Kit 동작 확인

본문내용

1. 클럭 발생 모듈
module clk_gen(clk_25M, clk_1k);
input clk_25M;
output clk_1k;
integer cnt_1k;
reg clk_1k;
always @ (posedge clk_25M)
begin
if(cnt_1k >= 624999)
begin
cnt_1k = 0;
clk_1k = ~clk_1k;
end
else
cnt_1k = cnt_1k + 1 ;
end
endmodule
// SOC Kit의 Clock을 이용하여
// Count Clock을 만드는 모듈 작성
// Variable type 설정
// clk_25M이 Positive Edge일 때 동작
// cnt_1k가 624999 이상일 때

참고 자료

없음