VHDL문법

등록일 2003.04.17 한글 (hwp) | 7페이지 | 가격 900원

소개글

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목차

VHDL의 기본 구조
▶ Entity declaration unit
▶ Architecture body unit
▶ Configuration declaration unit
▶ Subprogram
VHDL 구문 표현
▶ Concurrent 문
▶ Sequential 문

본문내용

VHDL의 Compuiter Language로서의 특징
- 대, 소문자를 가리지 않는다.
- Comment(주석)처리는 '--'로 한다.
- 한 Line의 끝은 ';'로 한다.
- Space와 Tab으로 낱말과 낱말을 구분한다.
- Date Type의 변형이 용이하다.
- C언어와 같이 Subprogram이나 Link program을 사용할 수 있다.
1. Design entity : VHDL을 표현하는데 있어서 가장 기본이 되는 단위를 말한다.
즉, 표현하고자 하는 하드웨어 대상체를 말한다.
2. Design entity를 표현하는 것은 5가지의 Design unit이 있다.
1) Entity declaration unit : design entity의 입출력과 interface에 관한 정보를 표현한다.
2) Architecture body unit : design entity의 내부 동작 설명 또는 구조를 표현한다.
3) Configuration declaration unit : entity declaration unit에 대하여 합성, 시뮬레이션을 행할 때 결합되는 architecture body unit 및 기타 결합 정보를 표현한다.
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