[전자회로실험] 가중 가산기와 차동 증폭기

등록일 2003.03.13 한글 (hwp) | 4페이지 | 가격 1,000원

목차

1. 목적
2. 이론
3. 방법
4. Pspice Simulation
5. 실험
6. 고찰

본문내용

1) 가중 가산기
왼쪽의 그림은 가중 가산기 회로로 부귀환 경로에는 하나의 저항기가 놓여 있지만, 연산 증폭기의 마이너스 입력단자에는 두 개의 저항기 반전 증폭기로 과가 접속되어 있고, 이 저항기들을 통해 두 입력 신호 즉과가 각각 회로에 인가 되고 있다는 것을 알 수 있다. 이 회로에 해석하면
단계1 : 회로에 부귀환이 형성되어 있으므로,= 이다.
단계2 : 연산 증폭기의 플러스 입력 단자가 접지에 접속되어 있으므로 ,==0V이다.
단계4 : 연산 증폭기의 마이너스 입력 단자에 KCL을 적용하면,+=을 얻는다. 여기서 , 그리고 은 옴의 법칙에 의해 각각 다음과 같이 구해진다.
단계5 : 따라서,+=-의 마디 방정식으로부터, 출력전압 Vo를 다음과 같이 구할 수 있다.
출력전압이 입력 전압 신호과 의 가중된 합으로 나타내어지기 때문에 이 회로를 가중 가산기라고 부른다. 각각의 "피드-인" 저항기(과 )를 조정함으로써 그에 해당하는 가산 계수를 독립적으로 조절할 수 있고 이로 인해 회로 조정이 매우 간편해진다.

2) 차동 증퐁기
왼쪽의 그림은 차동 증폭기 회로로 플러스 입력 단자 쪽에 인가도니 입력 전압 즉 와 마이너스 입력 단자 쪽에 인가된 전압 즉의 차(-)를 /배 증폭 시킨다.
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