CMOS연산증폭기

등록일 2002.12.22 한글 (hwp) | 9페이지 | 가격 1,500원

소개글

청주대학교 레포트입니다.
잘 정리되었다고 저는 생각합니다.

목차

1)2단 구성 회로
2)회로(연산 증폭기)의 직류 개방-루프 이득
3)입력 오프셋 전압
4)CMOS와 BICMOS 연산 증폭기의 또다른 회로 구성
5)캐스코드 CMOS 연산 증폭기

*참고(CMOS 연산증폭기의 회로해석)*
<1>첫째단 전압이득 계산
(1)출력저항을 구하기 위한 소신호 등가회로
(2)출력 전류
(3)전압이득(A1)
<2>둘째단 전압이득 계산

본문내용

1)2단 구성 회로
아래의 그림은 전형적인 2단 CMOS 연산증폭기 구성을 나타내었다. Q8과 Q5로 형성되는 전류미러는 차동쌍 Q1과 Q2에 바이어스 전류를 공급한다. 이 바이어스 전류는 Q5의 W/L의 비를 얼마로 하느냐에 따라 그 크기가 달라진다. 우리는 Q5의 W/L의 비율을 조정함으로써 원하는 크기의 입력단 바이어스 전류를 흘릴 수 있다.
Q3과 Q4로 형성되는 전류미러는 입력 차동쌍의 부하로 작동한다. 공통소스 증폭기인 둘째 단은 Q6으로 구성되며 전류전원 트랜지스터 Q7이 능동부하로 사용되었다. 참고로 회로의 주파수 보상은 밀러귀환 케패시터 CC에 의해서 수행된다.
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