32비트 가감산기 SystemVerilog 소스 코드

소개글

32비트 가감산기를 게이트 레벨로 설계하고
위의 기능을 확인하기 위한 환경(스티뮬러스와 검증코드)을 시스템베릴로그 언어(SVA)를 이용하여 구현한다.

컴파일 실행환경

목차1. 32비트 가감산기 SystemVerilog Source Code- 설계 코드 + 환경 코드(테스트벤치+검증코드)2. 모델심 시뮬레이션 파형1) Verification Check Delay Time =1ns2) Verification Check Delay Time =2ns3)Verification Check Delay Time =5ns

본문내용

package my_type ;
typedef enum bit { add=1'b0, sub=1'b1} op_e ;
endpackage

import my_type::* ;

module addsub32_2s(cout, s, a, b, cin, op);

output [31:0] s;
output cout;
reg [31:0] s;
reg cout, cout2;

input bit[31:0] a, b;
input bit cin;
input op_e op;

bit [31:0] difference ;
bit [31:0] summation ;

parameter d_c = 5 ; // delay of check : 1,2,5

wire sign = cout ; // sign,magnitude or 1's complement expression

wire [31:0] #1 not_b = ~b; // transport delay 1 time unit (measns 1ns)
wire #1 not_cin = ~cin;


addsub32 DUT ( cout,s,a,b,cin,op);

압축파일 내 파일목록

addsub32_2s_sva1(delay of check=1).jpg
addsub32_2s_sva1(delay of check=2).jpg
addsub32_2s_sva1(delay of check=5).jpg
32비트 가감산기(sva).docx
addsub32.sv

참고 자료

디지털 논리 회로 (mano)
차영배의 기초부터 응용까지 Verilog
SystemVerilog IEC 62530