16진 Ripple Gray Counter
- 최초 등록일
- 2013.02.04
- 최종 저작일
- 2013.02
- 압축파일
- 가격 3,000원
소개글
연속 카운터 값사이에 1비트의 값만 변화(토글)시키면서 상태값을 증가(감소)시키는 Gray 계수기를 System Verilog를 이용하여 설계파일을 구현한다.
설계파일의 기능외에도 테스트 벤치 파일 기능을 수행할 수 있도록 초기화 블록도 포함시키고
이의 기능을 동작할 수 있도록 시스템 베릴로그의 데이터 자료형 중 네트형 변수와 레지스터형 변수의 기능을 함께 수행할 수 있는 데이터 자료형(bit,logic)변수 중 시뮬레이션 시간을 최소화하는데 이용되는 bit 형 변수를 이용하여 입력 포트 자료형을 이용한다.
목차
1.4진수 Gray Counter (rtl 게이트 레벨 소스)
- 카르노맵을 이용한 회로 간소화 설명 생략
2.4진 그레이 카운터 시뮬레이션 파형
3.8진수 GrayCounter (rtl 레벨 소스)
4.8진 그레이 카운터 시뮬레이션 파형
5. 4비트 그레이 카운터를 연결하여 만든
8비트 그레이 카운터
6. 4비트 그레이 카운터를 cascade 연결하여 만든
Ripple Carry 16비트 그레이 카운터
7.16진 그레이 카운터 시뮬레이션 파형
컴파일 실행환경
modelsim 6.5b
압축파일 내 파일목록
4진 카운터.jpg
8진 카운터.jpg
8진-카운터.jpg
gray_4.sv
gray_8.sv
gray_counter(web 소스).sv
gray_r8.sv
16진수 Gray Counter.docx
16진 카운터.jpg
gray_r16.sv
16진-카운터.jpg
gray_r16_by2.sv
gray_2.sv
참고 자료
없음