[FPGA] 16비트 Full Adder(전 가산기) 설계 소스 및 모델심 파형

소개글

16비트 Full Adder(전 가산기)의 소스와 파형의 모습을 캡쳐해서 올려놓은 문서입니다.

그 외 본문 내용에 관해 설명한 내용 있습니다.

목차

1. 코드
(1) 16bit full-adder 코드
(2) 16bit full-adder 테스트 벤치파일 코드 (이름에 의한 연결)
(3) 16bit full-adder 테스트 벤치파일 코드 (순서에 의한 연결)

2. 고찰

3.실험 파형

본문내용

(1) 16bit full-adder 코드
module fulla16 (sum, c_out, a, b, c_in);
output [15:0] sum;
output c_out;
input [15:0] a;
input [15:0] b;
input c_in;
wire c0,c1,c2,c3,c4,c5,c6,c7,c8,c9,c10,c11,c12,c13,c14;

fulladder fa0(sum[0], c0,a[0], b[0], c_in);
fulladder fa1(sum[1], c1,a[1], b[1], c0);
fulladder fa2(sum[2], c2,a[2], b[2], c1);
fulladder fa3(sum[3],c3,a[3], b[3], c2);
fulladder fa4(sum[4],c4,a[4], b[4], c3);
fulladder fa5(sum[5],c5,a[5], b[5], c4);
fulladder fa6(sum[6],c6,a[6], b[6], c5);
fulladder fa7(sum[7],c7,a[7], b[7], c6);
fulladder fa8(sum[8],c8,a[8], b[8], c7);
fulladder fa9(sum[9],c9,a[9], b[9], c8);
fulladder fa10(sum[10],c10,a[10], b[10],c9 );
fulladder fa11(sum[11],c11,a[11], b[11], c10);
fulladder fa12(sum[12],c12,a[12], b[12], c11);

< 중 략 >

2. 고찰
그동안 전자공학부 학생으로서 제대로 프로그램을 만질줄 모른다는 것이 큰 콤플렉스였습니다. 어려운
언어는 커녕 씨언어도 다룰줄 몰랐기 때문에 이 FPGA과목을 신청하는 것이 힘든 선택이었던 것은 당연하고 말입니다. 그래도 지금까지 처럼 도전하는 것에 두려워 하여 뒤로 빼기만 하면 더 이상의 발전은 없을 거라고 생각했기 때문에 이번 수업에 신청하게 되었습니다. 일단 처음 실습 시간부터 난해한 프로그램을 다루게 되다 보니 많이 겁을 먹은 것이 사실입니다.

참고 자료

없음