[vhdl] MyVHDL를 이용한 7SEGMENT

등록일 2002.11.27 한글 (hwp) | 7페이지 | 가격 700원

소개글

실험 레프트로 냈던겁니다..확실하죠..

목차

없음

본문내용

library IEEE;
use IEEE.std_logic_1164.all;

entity dec7 is
port ( bcd : in std_logic_vector(3 downto 0);
y : out std_logic_vector(6 downto 0) );
end dec7;

architecture dec_a of dec7 is
begin
process(bcd)
begin
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