[A+자료] 논리회로 4비트 가감산기 설계 입니다.

소개글

VHDL을 이용한 논리회로 4비트 가감산기입니다.

목차

1. 목적
2. 4비트 가감산기 논리회로설계
3. VHDL을 이용한 4비트 가감산기

본문내용

4비트 가감산기
1. 목적
FA 4개를 직렬로 연결하여 4-bit 가감산기를 설계한다. 설계를 통하여 가감산기 입력에 따른 출력 특성을 이해할 수 있다.

2. 4비트 가감산기 논리회로설계


3. VHDL을 이용한 4비트 가감산기
1) 소스
entity fouurbit_lsi is
Port ( C0 : in STD_LOGIC;
A : in STD_LOGIC_VECTOR(4 downto 1);
B : in STD_LOGIC_VECTOR(4 downto 1);
S : out STD_LOGIC_VECTOR(4 downto 1);
C4 : out STD_LOGIC);
end fouurbit_lsi;

architecture Behavioral of fouurbit_lsi is
signal TMP : std_logic_vector ( 5 downto 1);
begin
process(C0, A, S)

참고 자료

없음