[Flowrian] 6진 카운터 회로의 Verilog 설계 및 시뮬레이션 검증

소개글

6진 카운터 회로는 0~5 범위를 카운팅 하는 카운터를 의미한다.

6진 카운터는 0~7 를 셀 수 있는 3 비트 이진 카운터를 변형하여 0~5 범위만
카운팅하도록 설계한다. 6진 카운터 회로의 동작은 Verilog 언어가 제공하는
2가지 방식, Behavior와 Structure 관점에서 논리동작을 모델링한다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. 6진 카운터 회로의 사양
2. Behavior 형식 6진 카운터 회로의 Verilog 설계 및 검증
3. Structure 형식 6진 카운터 회로의 Verilog 설계 및 검증

본문내용

동작 사양
- 6진 카운터 회로는 0~5 범위를 카운팅 하는 카운터를 의미한다.

- 6진 카운터는 0~&를 셀 수 있는 3 비트 이진 카운터를 변형하여 0~5범위만 카운팅 하도록 설계한다. 리셋 단자를 이용하여 설계하는 경우가 있지만 리셋은 논리구현에 사용하지 않아야 하기 때문에 이러한 설계 방법은 옳지 않다.

- 3비트 레지스터의 출력 {q2, q1, q0} 으로부터 다음 클럭 상승에지에 동기되어 입력될 {d2, d1, d0} 논리값을 생성하는 조합논리회로를 설계해야 한다.

참고 자료

없음

압축파일 내 파일목록

CountMod6_v1_20120602.pdf
CountMod6_design_20120602.zip