[verilog]8비트 가감산기 설계

소개글

8비트 가감산기 설계입니다.
Modelsim을 이용하여 verilog로 작성하였습니다.
단계별로 설계하여 보고서에 첨부하였고 모든 베릴로그 파일이 첨부되어 있습니다.

목차

없음

본문내용

5. 회로를 요구사항에 맞춰서 설계하기



①모드 설정을 위해서 위와 같은 방법을 사용하여 설계하였습니다.

②OverFlow는 MSB가 다른 경우에는 발생하지 않으며 MSB가 다른 경우 중 캐리 아웃과 그 전 캐리 값이 다른 경우에 발생하게 됩니다.
따라서 assign overf =((A[7]==mod_B[7]) && (cout!==sum[7])) 와 같이 지정하였습니다.
adder.v 코딩
module adder(x, y, clk, mode, cout, S, OverFlow);
input [7:0] x, y;
input mode, clk;
output [7:0] S;
output cout, OverFlow;
wire overf;
wire[7:0] x,y,mod_B, A ,B ,sum;

reg_8bit U0(x,A,clk);
reg_8bit U1(y,B,clk);
reg_8bit U2(sum,S,clk);
d_ff U3(overf,OverFlow,clk);
FA8 U4(A, mod_B, mode, cout, sum);
assign mod_B[0]= mode ^ B[0];
assign mod_B[1]= mode ^ B[1];
assign mod_B[2]= mode ^ B[2];
assign mod_B[3]= mode ^ B[3];
assign mod_B[4]= mode ^ B[4];
assign mod_B[5]= mode ^ B[5];
assign mod_B[6]= mode ^ B[6];
assign mod_B[7]= mode ^ B[7];
assign overf =((A[7]==mod_B[7]) && (cout!==sum[7]));
endmodule

참고 자료

없음

압축파일 내 파일목록

FA4.v
FA8.v
reg_8bit.v
rpt3_2007160081.hwp
Waveform1.vwf
adder.qpf
adder.v
d_ff.v
FA.v