[전자회로] 가중 가산기와 차동 증폭기

등록일 2002.11.06 | 최종수정일 2017.02.21 한글 (hwp) | 3페이지 | 가격 5,000원

목차

목 적
기본 지식
가중 가산기
☞ 회로 해석 방법
차동 증폭기
☞ 회로 해석 방법
예비 실험
1. 가중 가산기
2. 차동 증폭기
Pspice Simulation 결과

본문내용

<목 적>
연산 증폭기를 이용한 가중 가산기 회로와 차동 증폭기 회로를 실험을 통해 이해한다.
<기본 지식>
가중 가산기
연산 증폭기의 부귀환 경로에 저항기 Rf가 놓여 있다. 또한 연산 증폭기의 마이너스 입력 단자에는 두 개의 저항기 R1과 R2가 접속되어 있고, 이 저항기들을 통해 두 입력 신호, 즉 v1과 v2가 각각 회로에 인가되고 있다는 것을 알 수 있다.
.
.
차동 증폭기
차동 증폭기는 연산 증폭기의 플러스 입력 단자 쪽에 인가된 입력 전압, 즉 V2와 마이너스 입력 단자

쪽에 인가된 전압, 즉 V1의 차(V2-V1)을 R2/R1배 증폭 시킨다.
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